User talk:FabriceM: Difference between revisions
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Mon ambition sur ce projet est essentiellement basée sur le FPGA. | Mon ambition sur ce projet est essentiellement basée sur le FPGA. | ||
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* Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !) | * Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !) | ||
* Analyse du soft Wishbone Builder | * Analyse du soft Wishbone Builder (écrit en Perl, pas trop mal fait mais pas assez modulaire à mon goût) | ||
* Analyse du bus | * Analyse du bus i.MXL (il me faut encore extraire les infos utiles du databook) | ||
* Elaboration d'une interface | * Elaboration d'une interface i.MXL <-> Wishbone | ||
* Création d'un banc de test VHDL / ModelSim | * Création d'un banc de test VHDL / ModelSim | ||
* Création d'un design simple : Interface | * Création d'un design simple : Interface i.MXL/Wishbone + Registres | ||
* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?) | * Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?) | ||
* Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) ) | * Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) ) | ||
== Le bus Wishbone == | |||
== Le bus iMXL == | |||
== Interface Wishbone/i.MXL == | |||
== Wishbone Tools == | |||
Revision as of 17:52, 28 November 2006
Mon ambition sur ce projet est essentiellement basée sur le FPGA.
Points abordés avec ce projet
- Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)
- Analyse du soft Wishbone Builder (écrit en Perl, pas trop mal fait mais pas assez modulaire à mon goût)
- Analyse du bus i.MXL (il me faut encore extraire les infos utiles du databook)
- Elaboration d'une interface i.MXL <-> Wishbone
- Création d'un banc de test VHDL / ModelSim
- Création d'un design simple : Interface i.MXL/Wishbone + Registres
- Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)
- Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) )
