User talk:FabriceM - Revision history

FabriceM at 08:27, 14 May 2008

2008-05-14T08:27:38Z

← Older revision		Revision as of 10:27, 14 May 2008
Line 2:		Line 2:

	== Points abordés avec ce projet ==		== Points abordés avec ce projet ==
	* Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)		* <del>Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)</del>
	* Analyse du soft Wishbone Builder (écrit en Perl, pas trop mal fait mais pas assez modulaire à mon goût)		* <del>Analyse du soft Wishbone Builder (écrit en Perl, pas trop mal fait mais pas assez modulaire à mon goût)</del>
	* Analyse du bus i.MXL (il me faut encore extraire les infos utiles du databook)		* <del>Analyse du bus i.MXL (il me faut encore extraire les infos utiles du databook)</del>
	* [[FpgaArchitecture\|Spécification de l'architecture du FPGA]]		* [[FpgaArchitecture\|Spécification de l'architecture du FPGA]]
	* [[FpgaCodingRules\|Spécification des règles de codage]]		* [[FpgaCodingRules\|Spécification des règles de codage]]
	* [[Orchestra\|Spécification de l'outil de conception automatique du FPGA]]		* [[Orchestra\|Spécification de l'outil de conception automatique du FPGA]]
	* Elaboration d'une interface i.MXL <-> Wishbone		* <del>Elaboration d'une interface i.MXL <-> Wishbone</del>
	* Création d'un banc de test VHDL / ModelSim		* <del>Création d'un banc de test VHDL / ModelSim</del>
	* Création d'un design simple : Interface i.MXL/Wishbone + Registres		* <del>Création d'un design simple : Interface i.MXL/Wishbone + Registres</del>
	* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)		* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)
	* Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) )		* Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) )

FabriceM: /* Points abordés avec ce projet */

2008-02-11T20:00:23Z

Points abordés avec ce projet

← Older revision		Revision as of 22:00, 11 February 2008
Line 13:		Line 13:
	* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)		* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)
	* Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) )		* Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) )
			* [[OrchestraPython\|Elaboration du projet Orchestra en Python]]

	== Le bus Wishbone ==		== Le bus Wishbone ==

FabriceM: /* Points abordés avec ce projet */

2007-01-12T13:44:42Z

Points abordés avec ce projet

← Older revision		Revision as of 15:44, 12 January 2007
Line 7:		Line 7:
	* [[FpgaArchitecture\|Spécification de l'architecture du FPGA]]		* [[FpgaArchitecture\|Spécification de l'architecture du FPGA]]
	* [[FpgaCodingRules\|Spécification des règles de codage]]		* [[FpgaCodingRules\|Spécification des règles de codage]]
	* [[~~FpgaBuilder~~\|Spécification de l'outil de conception automatique du FPGA]]		* [[Orchestra\|Spécification de l'outil de conception automatique du FPGA]]
	* Elaboration d'une interface i.MXL <-> Wishbone		* Elaboration d'une interface i.MXL <-> Wishbone
	* Création d'un banc de test VHDL / ModelSim		* Création d'un banc de test VHDL / ModelSim

FabriceM: /* Points abordés avec ce projet */

2006-12-07T21:33:14Z

Points abordés avec ce projet

← Older revision		Revision as of 23:33, 7 December 2006
Line 5:		Line 5:
	* Analyse du soft Wishbone Builder (écrit en Perl, pas trop mal fait mais pas assez modulaire à mon goût)		* Analyse du soft Wishbone Builder (écrit en Perl, pas trop mal fait mais pas assez modulaire à mon goût)
	* Analyse du bus i.MXL (il me faut encore extraire les infos utiles du databook)		* Analyse du bus i.MXL (il me faut encore extraire les infos utiles du databook)
			* [[FpgaArchitecture\|Spécification de l'architecture du FPGA]]
			* [[FpgaCodingRules\|Spécification des règles de codage]]
			* [[FpgaBuilder\|Spécification de l'outil de conception automatique du FPGA]]
	* Elaboration d'une interface i.MXL <-> Wishbone		* Elaboration d'une interface i.MXL <-> Wishbone
	* Création d'un banc de test VHDL / ModelSim		* Création d'un banc de test VHDL / ModelSim

FabriceM: /* Vu d'ensemble */

2006-12-07T21:05:41Z

Vu d'ensemble

← Older revision		Revision as of 23:05, 7 December 2006
Line 15:		Line 15:
	=== Vu d'ensemble ===		=== Vu d'ensemble ===
	Le bus Wishbone est une spécifications de bus d'interconnexion placé dans le domaine public. Son utilisation est libre de droit. Les [http://www.opencores.org/projects.cgi/web/wishbone/wbspec_b3.pdf\|spécification Wishbone Version B3] sont librement accessibles. Le bus Wishbone est entièrement synchrone et définit un certain nombre d'éléments:		Le bus Wishbone est une spécifications de bus d'interconnexion placé dans le domaine public. Son utilisation est libre de droit. Les [http://www.opencores.org/projects.cgi/web/wishbone/wbspec_b3.pdf\|spécification Wishbone Version B3] sont librement accessibles. Le bus Wishbone est entièrement synchrone et définit un certain nombre d'éléments:
	* '''~~Des maitres~~'''. Ces composants vont initier les transferts sur le bus Wishbone		* Des '''Maitres'''. Ces composants vont initier les transferts sur le bus Wishbone
	* '''~~Des esclaves~~'''. Ces composants vont répondre à des demandes de transfert.		* Des '''Esclaves'''. Ces composants vont répondre à des demandes de transfert.
	* '''Un Syscon'''. Ce composant va fournir les signaux globaux CLK (horloge système) et RST (reset synchrone)		* Un '''Syscon'''. Ce composant va fournir les signaux globaux CLK (horloge système) et RST (reset synchrone)
	* '''~~Une Interconnexion~~'''. Ce macro composant prend en charge les connexions entre les différents composants maitres, esclaves et syscon qui composent le système ainsi que le décodage d'adresse.		* Une ou plusieurs '''Interconnexions'''. Ce macro composant prend en charge les connexions entre les différents composants maitres, esclaves et syscon qui composent le système ainsi que le décodage d'adresse.
	* '''~~Un arbitre~~'''. Ce composant va faire la gestion des signaux de contrôle des différents composants du bus pour autoriser les transferts entre maitre et esclave (sélection du maitre actif, contrôle de fin de transfert, etc).		* Un ou plusieurs '''Arbitres'''. Ce composant va faire la gestion des signaux de contrôle des différents composants du bus pour autoriser les transferts entre maitre et esclave (sélection du maitre actif, contrôle de fin de transfert, etc).

	=== Type d'interconnexion ===		=== Type d'interconnexion ===

FabriceM: /* Le bus Wishbone */

2006-12-07T21:03:51Z

Le bus Wishbone

← Older revision		Revision as of 23:03, 7 December 2006
Line 12:		Line 12:

	== Le bus Wishbone ==		== Le bus Wishbone ==

			=== Vu d'ensemble ===
			Le bus Wishbone est une spécifications de bus d'interconnexion placé dans le domaine public. Son utilisation est libre de droit. Les [http://www.opencores.org/projects.cgi/web/wishbone/wbspec_b3.pdf\|spécification Wishbone Version B3] sont librement accessibles. Le bus Wishbone est entièrement synchrone et définit un certain nombre d'éléments:
			* '''Des maitres'''. Ces composants vont initier les transferts sur le bus Wishbone
			* '''Des esclaves'''. Ces composants vont répondre à des demandes de transfert.
			* '''Un Syscon'''. Ce composant va fournir les signaux globaux CLK (horloge système) et RST (reset synchrone)
			* '''Une Interconnexion'''. Ce macro composant prend en charge les connexions entre les différents composants maitres, esclaves et syscon qui composent le système ainsi que le décodage d'adresse.
			* '''Un arbitre'''. Ce composant va faire la gestion des signaux de contrôle des différents composants du bus pour autoriser les transferts entre maitre et esclave (sélection du maitre actif, contrôle de fin de transfert, etc).

			=== Type d'interconnexion ===
			Le bus peut être de type:
			* '''Point To Point''': Un maitre communique avec une esclave
			* '''DataFlow''': Chaque composant du bus possède une interface maitre et une interface esclave et tous les composants sont chainés l'un après l'autre.
			* '''Shared''': Tout les composants sont connectés sur le même bus de communication. Si plusieurs maitres se trouvent sur ce bus, un composant d'arbitrage va faire la sélection du maitre qui aura le droit d'effectuer des opérations sur le bus. Les autres maitres seront placés dans une file d'attente.
			* '''CrossBar''': Avec ce type de bus, chaque composant maitre dispose d'un bus de communication. Ceci permet à plusieurs maitres de communiquer en même temps. Lorsque plusieurs maitres sont connecté à un même composant esclave, un composant arbitre est intercalé qui va faire la sélection du maitre qui aura l'accès à l'esclave, les autres seront placés dans une file d'attente.

			Mais un bus Wishbone peut être composé d'une combinaison de ces différentes possibilités.

			=== Signaux du Wishbone ===

	== Le bus iMXL ==		== Le bus iMXL ==

FabriceM: /* Voici les points que je compte aborder avec ce projet */

2006-11-28T15:52:39Z

Voici les points que je compte aborder avec ce projet

← Older revision		Revision as of 17:52, 28 November 2006
Line 1:		Line 1:
	Mon ambition sur ce projet est essentiellement basée sur le FPGA.		Mon ambition sur ce projet est essentiellement basée sur le FPGA.

	== ~~Voici les points que je compte aborder~~ avec ce projet ==		== Points abordés avec ce projet ==
	* Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)		* Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)
	* Analyse du soft Wishbone Builder		* Analyse du soft Wishbone Builder (écrit en Perl, pas trop mal fait mais pas assez modulaire à mon goût)
	* Analyse du bus ~~iMAX~~		* Analyse du bus i.MXL (il me faut encore extraire les infos utiles du databook)
	* Elaboration d'une interface ~~iMAX~~ <-> Wishbone		* Elaboration d'une interface i.MXL <-> Wishbone
	* Création d'un banc de test VHDL / ModelSim		* Création d'un banc de test VHDL / ModelSim
	* Création d'un design simple : Interface ~~iMAX~~/Wishbone + Registres		* Création d'un design simple : Interface i.MXL/Wishbone + Registres
	* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)		* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)
	* Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) )		* Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) )

			== Le bus Wishbone ==

			== Le bus iMXL ==

			== Interface Wishbone/i.MXL ==

			== Wishbone Tools ==

FabriceM: Présentation de mes objectifs

2006-11-28T15:38:34Z

Présentation de mes objectifs

← Older revision		Revision as of 17:38, 28 November 2006
Line 1:		Line 1:
			Mon ambition sur ce projet est essentiellement basée sur le FPGA.

	== Voici les points que je compte aborder avec ce projet ==		== Voici les points que je compte aborder avec ce projet ==
	* Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)		* Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)
Line 7:		Line 9:
	* Création d'un design simple : Interface iMAX/Wishbone + Registres		* Création d'un design simple : Interface iMAX/Wishbone + Registres
	* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)		* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)
	* Création d'un cahier des charges pour un outils de conception automatique du FPGA		* Création d'un cahier des charges pour un outils de conception automatique du FPGA (petite préférence pour python... Il faut bien amortir les livres que j'ai acheté sur le sujet ;-) )

FabriceM at 14:44, 28 November 2006

2006-11-28T14:44:39Z

New page

== Voici les points que je compte aborder avec ce projet ==
* Analyse du bus Wishbone (en cours... 140 pages pas faciles à absorber :( !)
* Analyse du soft Wishbone Builder
* Analyse du bus iMAX
* Elaboration d'une interface iMAX <-> Wishbone
* Création d'un banc de test VHDL / ModelSim
* Création d'un design simple : Interface iMAX/Wishbone + Registres
* Création d'un petit programme pour accès aux registres dans le FPGA (langage ?!?)
* Création d'un cahier des charges pour un outils de conception automatique du FPGA